12.1 本节导论在组合逻辑电路的分析与设计中我们通常基于逻辑代数的理想模型认为信号的变化是瞬时完成的。然而在真实的物理电路中信号通过门电路时存在固有的传输延迟。当输入信号发生变化且变化路径存在多条时这些延迟的差异可能导致电路在瞬态过程中产生非预期的、短暂的错误输出这种现象称为竞争-冒险Race Hazard。竞争-冒险是数字电路特别是高速电路中一个至关重要且必须面对的现实问题。它可能导致后续时序电路如触发器误触发造成系统功能错误。本节将系统阐述竞争-冒险现象的本质、成因、判断方法以及消除措施为设计稳定可靠的数字系统奠定基础。12.2 竞争‑冒险现象及其成因12.2.1 竞争在组合逻辑电路中如果某一个输入变量通过两条或两条以上的路径到达输出端由于每条路径上的门电路延迟时间不同导致该变量变化到达输出端的时间有先有后这种现象称为竞争。本质是信号传输路径延迟差异导致的“赛跑”现象普遍性只要存在信号多路径传输或多信号同时跳变就会存在竞争是组合逻辑电路的固有现象12.2.2 冒险在组合逻辑电路中由于输入信号存在传输延迟导致竞争现象当输入信号发生电平跳变时电路输出端出现了不符合正常逻辑关系的短暂尖峰脉冲毛刺且该尖峰脉冲并非电路正常逻辑功能所需这种现象称为冒险Hazard本质是竞争可能引发的一种不良后果。非必然性有竞争不一定有冒险只有当竞争导致逻辑门输入端暂时不满足预设逻辑关系时才会产生冒险外在表现输出端的尖峰脉冲宽度通常为 ns 级由器件延迟决定可能导致后续时序电路触发器、计数器等误动作核心限定毛刺必须是 “错误的”违背正常逻辑输出若竞争仅导致输出波形延迟未偏离逻辑结果则不属于冒险12.2.3 竞争 - 冒险竞争 - 冒险是指组合逻辑电路中由信号传输延迟引发的竞争现象在输入信号电平跳变时导致输出端出现不符合正常逻辑关系的短暂尖峰脉冲毛刺的现象竞争≠冒险前者是前提后者是特殊结果尖峰脉冲≠冒险仅错误的尖峰脉冲才对应冒险有竞争不一定产生冒险如果竞争的结果没有导致输出产生毛刺则竞争是无害的冒险必然由竞争引起冒险是竞争的一种有害表现形式可以类比为竞争是“因”冒险是“果”。设计者的目标是消除或抑制由竞争引起的冒险12.2.2 冒险产生的根本原因1. 核心根源传输延迟的存在数字逻辑器件TTL/CMOS 门电路存在固有传输延迟几 ns~ 几十 ns电路连线的分布电容、分布电感也会带来传输延迟这是信号传输时间差的本质来源。2. 直接诱因输入信号的电平跳变竞争始终存在但只有当输入信号发生 0→1 或 1→0 的跳变时竞争的影响才会凸显进而可能导致输出逻辑暂时失效产生毛刺。3. 逻辑条件电路逻辑结构存在 “隐患”如逻辑表达式中存在同一变量的原码与反码X 与X‾\overline{X}X或卡诺图中存在 “相邻最小项分属不同圈组且无公共圈覆盖”这些逻辑结构为冒险的产生提供了条件12.2.3 冒险分类冒险可以从输出毛刺的极性和产生原因两个维度进行分类。一、按输出毛刺极性分类偏1冒险Static-1 Hazard定义电路正常逻辑输出应为 1但因竞争输出端短暂出现0 电平尖峰脉冲随后快速恢复为 1 电平产生条件当输入变量变化导致输出函数的两个本应覆盖变化的“1”项之间出现瞬间的覆盖缺口。电路表现常见于“与或”结构中。偏0冒险Static-0 Hazard定义电路正常逻辑输出应为 0但因竞争输出端短暂出现 1 电平尖峰脉冲随后快速恢复为 0 电平产生条件当输入变量变化导致输出函数的两个本应覆盖变化的“0”项在或与表达式中之间出现瞬间的覆盖缺口。电路表现常见于“或与”结构中。二、按产生原因分类1. 逻辑冒险又称静态冒险当多个输入信号中某一个发生变化时由于此信号在电路中经过的途径不同使得到达电路某个门的多个输入信号之间产生时间差引起的竞争。逻辑冒险的产生与电路的逻辑结构直接相关与输入信号的跳变方式无关。输入特性仅由单个输入变量的跳变引发多变量同时跳变不是逻辑冒险的诱因逻辑特性冒险的存在由电路逻辑结构决定只要逻辑结构不变无论其他变量取何固定值满足条件时必然存在冒险输出特性电路的正常逻辑输出应为固定电平0 或 1冒险表现为短暂的反向毛刺即偏 1 冒险、偏 0 冒险毛刺消失后输出恢复原固定电平“静态” 即指输出的稳态值固定可消除性通过优化逻辑结构如增加冗余项可以从根本上消除逻辑冒险。具体来说电路的最简逻辑表达式中存在 “同一变量的原码与反码X与X‾\overline{X}X分属不同与项 / 或项”或卡诺图中存在 “相邻最小项分属不同圈组且无公共圈覆盖” 的逻辑隐患当单个输入变量发生电平跳变时就会因信号传输延迟单信号多路径竞争引发冒险这是逻辑冒险的本质根源2. 功能冒险(又称动态冒险当逻辑电路的多个输入变量同时变化时由于这几个变量变化的快慢不同传递到某个门的输入端存在时间差而引起的竞争。功能冒险的产生与电路的逻辑结构无关仅与多个输入信号的同时跳变方式相关。输入特性仅由两个及以上输入变量的同时跳变引发单个变量跳变不会产生功能冒险逻辑特性与电路逻辑结构无关即使电路逻辑结构无隐患无逻辑冒险只要多变量跳变顺序不符合理想同步就可能产生功能冒险输出特性电路的正常逻辑输出应为 “从一个电平跳变到另一个电平”动态变化冒险表现为输出在稳态跳变过程中出现 1 次及以上的多余毛刺如正常应从 0→1实际出现 0→1→0→1 的波动毛刺消失后输出达到最终稳态电平“动态” 即指输出本身处于稳态跳变过程不可消除性由于实际电路中无法做到多个输入信号绝对同步跳变必然存在传输延迟差异功能冒险无法通过优化逻辑结构消除仅能通过抑制措施如滤波电容、选通脉冲、禁止脉冲削弱其影响具体来说当两个及以上输入变量同时发生电平跳变时由于各变量的传输延迟不同多信号同步跳变竞争导致输入信号的跳变顺序出现 “错乱”实际是异步跳变使得电路输出在 “从一个稳态电平跳变到另一个稳态电平” 的过程中出现短暂的多余毛刺这是功能冒险的本质根源12.3 竞争‑冒险的判断方法12.3.1 代数法代数法是通过分析逻辑函数表达式来判断是否存在逻辑冒险的经典方法。核心思路通过分析逻辑表达式结构判断是否存在产生冒险的逻辑条件步骤如下写出电路的最简与或表达式观察是否存在同一变量的原码与反码**X 与 $\overline{X}$**且分属不同与项固定其他所有变量的取值使包含 X 与X‾\overline{X}X的与项均为 1偏 1 冒险或均为 0偏 0 冒险若此时表达式可简化为YXX‾YX\overline{X}YXX偏 1 冒险条件或YX⋅X‾YX\cdot\overline{X}YX⋅X偏 0 冒险条件则电路存在对应冒险。示例:判断YA⋅BA‾⋅CYA\cdot B\overline{A}\cdot CYA⋅BA⋅C是否存在冒险表达式中存在变量A与A‾A与\overline{A}A与A分属两个与项固定 B1、C1表达式简化为YAA‾YA\overline{A}YAA满足偏 1 冒险条件结论当 B1、C1 且 A 发生跳变时电路存在偏 1 冒险。12.3.2 卡诺图法卡诺图法是一种直观的图形化方法用于判断和消除逻辑冒险。它通过观察卡诺图中相邻但不相交的“1”圈对于与或式或“0”圈对于或与式来识别冒险核心思路通过卡诺图圈组分布直观判断是否存在 “逻辑隐患”步骤如下根据逻辑表达式绘制卡诺图按最简与或式完成圈组每个圈对应一个与项观察卡诺图中是否存在相邻最小项仅一位变量不同分属不同圈组且无公共圈覆盖即 “相邻不共圈”【卡诺圈相切】若存在上述情况说明电路存在冒险相邻最小项对应输入信号跳变不同圈组对应不同传输路径无公共圈则引发冒险。示例:判断YA⋅BA‾⋅CYA\cdot B\overline{A}\cdot CYA⋅BA⋅C是否存在冒险绘制真值表【分析输出为 1 的输入组合绘制真值表】列出最小项表达式【分析输出为 1 的输入组合写最小项表达式】Ym1m3m6m7Ym_1m_3m_6m_7Ym1​m3​m6​m7​绘制卡诺图【分析输出为 1 的输入组合绘制卡诺图】分析画圈结果观察到最小项m3与m7m_3与m_7m3​与m7​相邻分属不同圈组且无公共圈结论电路存在偏 1 冒险12.3.3 计算机仿真、实验检测对于复杂电路理论分析可能不够直观或繁琐此时可以借助计算机仿真和实际实验进行检测。1. 计算机仿真EDA 工具使用电子设计自动化EDA软件如 ModelSim、Multisim、LTspice、Logisim 等进行仿真是检测竞争-冒险最有效的方法之一。步骤绘制电路图或编写硬件描述语言HDL代码。为输入信号设置测试向量Test Vectors特别是让可能引起冒险的变量发生跳变。运行瞬态分析Transient Analysis观察输出波形。优势可以精确模拟门延迟参数可视化毛刺并能处理大规模电路。2. 实验检测示波器观察在物理电路板上可以通过示波器直接观察输出信号是否存在毛刺。方法构建待测电路。使用信号发生器产生输入信号有意识地让可能产生冒险的输入组合发生跳变。用示波器探头连接电路输出端将示波器触发模式设置为“边沿触发”并适当调整时基捕捉可能出现的短暂毛刺。挑战毛刺可能非常窄纳秒级需要高带宽示波器才能可靠捕获。总结理论分析代数法、卡诺图法用于理解和设计阶段的预防而仿真和实验则是验证设计、发现实际问题的必要手段。即使是用计算机辅助分析手段检查过的电路往往也还需要经过实验的方法检验方能最后确定电路是否存在竞争-冒险现象。因为在用计算机软件模拟数字电路时只能采用标准化的典型参数有时还要做一些近似所以得到的模拟结果有时和实际电路的工作状态会有出入。因此可以认为只有实验检查的结果才是最终的结论12.4 冒险的消除与抑制措施识别出冒险后需要采取措施来消除或抑制其影响确保电路稳定工作。主要方法如下1. 增加冗余项逻辑冒险原理在最简逻辑表达式中增加多余的与项冗余项不改变电路正常逻辑功能仅用于覆盖卡诺图中 “相邻不共圈” 的最小项消除竞争隐患特点操作简单稳定性高优先选用适用于可预先分析的电路。优点从根本上消除由逻辑化简引起的冒险。缺点增加了电路复杂度多用门电路示例针对YA⋅BA‾⋅CYA\cdot B\overline{A}\cdot CYA⋅BA⋅C增加冗余项B⋅CB \cdot CB⋅C表达式变为YA⋅BA‾⋅CB⋅CYA\cdot B\overline{A}\cdot C B \cdot CYA⋅BA⋅CB⋅C当 B1、C1 时YAA‾11YA\overline{A}11YAA11无毛刺产生成功消除偏 1 冒险2. 引入选通脉冲时序控制适用于同步数字系统原理在电路输出端增加选通控制端引入同步选通脉冲使能脉冲仅当选通脉冲有效时电路输出逻辑结果在输入信号跳变、毛刺产生的时间段内选通脉冲无效电路输出处于高阻态或固定电平避免毛刺传输到后续电路特点消除冒险效果好不影响电路传输速度但需要额外的同步信号适用于单片机、FPGA 等同步数字系统。优点简单有效适用于周期性工作的系统。缺点引入了时序控制输出不再是组合逻辑的即时响应。3. 接入滤波电容硬件抑制简易便捷原理冒险的毛刺是高频短暂脉冲在电路输出端并联一个小容量滤波电容几十 pF~ 几百 pF如 100pF利用电容充放电特性滤除高频毛刺使输出波形平滑特点无需修改逻辑电路操作简单但会使输出波形的上升沿 / 下降沿变缓降低电路传输速度适用于对速度要求不高的场景。优点硬件实现简单成本低。缺点会降低电路的工作速度增加RC延迟且对宽毛刺效果有限。4. 使用可靠性编码原理对于功能冒险多变量同时变化通过改变输入编码方式如采用格雷码确保每次状态变化时只有一位改变从而避免多变量竞争。应用常用于计数器、状态机等电路的输出作为下一级组合逻辑的输入时。5. 采用同步时序电路根本性策略在组合逻辑的输出端接入边沿触发的触发器D触发器仅在时钟有效沿采样输出。只要毛刺不出现在时钟沿附近就不会被捕获。优点是现代数字系统消除冒险影响最主流、最可靠的方法。注意需满足触发器的建立时间和保持时间要求。6. 修改电路结构根本解决适用于高稳定性需求场景原理通过重新设计电路使同一输入信号的所有传输路径延迟尽可能一致从根源消除竞争或采用译码器、数据选择器等专用集成电路替代分立门电路减少竞争可能性特点从根本上消除冒险稳定性极高但电路设计复杂度增加适用于对可靠性要求严苛的核心电路选择哪种措施需根据电路速度、成本、复杂度等要求进行权衡。12.5 本节小结本节系统阐述了组合逻辑电路中的竞争-冒险现象。竞争源于信号多路径传输的延迟差异而冒险则是竞争可能引发的有害结果——输出端出现短暂的错误毛刺。冒险按极性可分为偏1冒险与偏0冒险按成因可分为逻辑冒险单变量变化引起可消除和功能冒险多变量变化引起难消除。判断冒险可采用代数法分析表达式结构和卡诺图法观察圈组相切复杂电路则需借助计算机仿真与实验检测进行验证。消除与抑制冒险的主要措施包括增加冗余项消除逻辑冒险、引入选通脉冲、接入滤波电容、使用可靠性编码如格雷码以及采用同步时序电路最根本有效。设计者需根据速度、成本与复杂度要求选择合适的方法以确保电路稳定可靠。